怎么设计数字时钟（FPGA）

1、仔细观察6个信号，每个单独来看，其数字都是递增的，增加到一定数后就清零。以秒个位为例，开始时值为0，然后是1、2、3依次增加，直到变成9后，然后变成0，再次循环。其他信号都是相同的规律。这些依次递增的信号，就是计数器。

2、我们认识到这些信号是计数器，那就好办了，明·德·扬最擅长就是计数器的设计。计数器设计只需要考虑两点，什么时候加1和要数多少个，明确这两个问题后，剩下的就是套用明·德·扬计数器模板了。

3、以秒个位这个计数器为例，这个计数器加1的条件是什么呢？到了1秒就加1。那我们怎么知道1秒钟时间到了呢？FPGA是通过数时钟周期数来确定时间的。例如下图，假设时钟频率是50MHz，即时钟周期是20ns，cnt是每个时钟加1，则当cnt==99时，就说明数了100个时钟周期，也就是时间是100*20=2000ns了。

5、代码中，always语句除了名字后，完全套用模板，不用更改。加1条件体现在第13行，要数多少个体现在第14行。确定了cnt后，那么秒个位的加1条件就非常明确了，就是cnt数到50_000_000个，也就是end_cnt有效的时候。所以秒个位的加1条件是end_cnt。秒个位要数多少个数字呢？由0到9，因此有10个。综上所述，我们得到秒个位的代码如下表：

6、用类似于秒个位的思考方法，我们可以得到秒十位、分个位、分十位、时个位和时十位的代码，完整的代码就出来了